为什么没有在网上看见国芯的招聘帖子啊？

xion***

最近宅在家想找实习体验牛马生活了，突然灵光一闪想试试能不能给国芯投简历，但是在BOSS，智联这种网上都没有找到深圳国芯或者江苏国芯，只看见了苏州国芯，这是为什么？

是因为国芯只走校内直招吗？还有就是深圳国芯和江苏国芯有什么区别吗？为什么官网是深圳国芯，但是送开发板之类的活动的公司是江苏国芯啊？

芯***

您好，江苏国芯是深圳国芯代理商，产品都是从江苏发出的

_奶***

一个是销售 一个是研发看起来是把

erci***

BOSS直聘：
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angm***

芯片设计流程是一个高度复杂且迭代的过程，主要分为前端设计（Front-End Design） 和后端设计（Back-End Design） 两大阶段，最终目标是生成可交付制造的物理版图数据（GDSII）。以下是工程师描述的流程的清晰梳理和补充说明：

一、 前端设计 (Front-End Design)

• RTL设计 (RTL Design):
  
  
  • 根据设计规格书 (Design Specification) 的要求（功能、性能、接口等），使用硬件描述语言（主要是 Verilog 或 VHDL）进行编码。
  • 目标是创建寄存器传输级（Register Transfer Level）描述，即描述数据在寄存器间传输和处理的行为模型。
    
    
• 功能验证 (Functional Verification):
  • 使用EDA工具（如仿真器 Synopsys VCS, Cadence Xcelium, Mentor Questa）对RTL代码进行仿真测试。
  • 编写测试平台（Testbench）和测试用例（Test Cases），模拟各种输入场景和边界条件。
  • 检查设计的功能是否符合规格书要求，发现并修复设计逻辑错误（Bug）。
  • 关键点： 这是一个高度迭代的过程，需要反复修改RTL代码和测试用例，直到所有功能点都通过验证（通过率达标）。
    
    
  
  

二、 后端设计 (Back-End Design)

后端设计主要分为逻辑设计（Logic Design）和物理设计（Physical Design）两部分：

A. 逻辑设计 (Logic Design)

• 逻辑综合 (Logic Synthesis):
  
  
  • 输入： 前端验证通过的RTL代码 和 工艺库 (Technology Library) 文件（包含目标工艺节点下标准单元、IO单元、宏单元等的时序、面积、功耗信息）。
  • 工具： 使用综合工具（如 Synopsys Design Compiler, Cadence Genus）。
  • 过程： 工具将RTL描述映射到目标工艺库中的具体门级电路（如与门、或门、寄存器等），并进行优化（满足时序约束、面积约束、功耗约束）。
  • 输出： 门级网表 (Gate-Level Netlist)。这是一个描述电路连接关系的文本文件，包含使用的具体标准单元实例及其连接关系。
    
    
• 逻辑等价性检查 (Logic Equivalence Check - LEC):
  • 目的： 确保综合生成的门级网表在逻辑功能上与原始RTL代码完全等价。综合和后续优化步骤绝不能改变设计的功能。
  • 工具： 使用形式验证工具（如 Synopsys Formality, Cadence Conformal）。
  • 过程： 工具通过数学方法证明门级网表与RTL代码具有相同的逻辑功能。
  • 关键点： 如果检查失败，需要回溯检查综合约束、RTL代码或工艺库设置，修改后重新综合并再次进行LEC。这也是一个迭代过程，直到通过检查。
    
    
  
  

B. 物理设计 (Physical Design)

• 布局布线 (Place & Route - P&R):
  
  
  • 输入： 逻辑设计阶段通过LEC的门级网表、工艺库文件、物理库文件（包含标准单元、宏单元的物理版图信息）、设计约束文件（时序约束、物理约束等）。
  • 工具： 使用布局布线工具（如 Cadence Innovus, Synopsys IC Compiler II / Fusion Compiler）。
  • 过程：
    • 布局 (Placement): 确定网表中每个标准单元实例和宏单元在芯片版图上的具体物理位置。
    • 时钟树综合 (Clock Tree Synthesis - CTS): 构建时钟分布网络，确保时钟信号能够低偏移（Skew）、低延迟地到达所有时序单元（寄存器）。
    • 布线 (Routing): 根据网表的连接关系，在单元之间按照设计规则（Design Rules）进行金属连线连接。
    • 优化 (Optimization): 在布局布线过程中不断进行时序优化（满足Setup/Hold时间）、信号完整性优化（降低串扰、噪声）、功耗优化（降低动态/静态功耗）和面积优化。
      
      
  • 输出： 物理版图 (Physical Layout)，一个包含所有几何图形（多边形）信息的文件，描述了芯片的物理结构。
    
    
• 物理验证 (Physical Verification):
  • 目的： 确保生成的物理版图满足制造工艺的设计规则 (Design Rule Check - DRC) 要求，并且与门级网表在逻辑上一致 (Layout vs. Schematic - LVS)。同时进行寄生参数提取 (Parasitic Extraction) 用于精确的后仿真。
  • 主要步骤:
    • 设计规则检查 (DRC): 检查版图中所有图形（线宽、间距、覆盖等）是否符合代工厂（Foundry）提供的物理设计规则。违反规则会导致制造失败。
    • 版图与原理图一致性检查 (LVS): 从物理版图中提取出电路网表，与输入的门级网表进行比对，确保两者描述的电路连接关系完全一致。
    • 寄生参数提取 (RC Extraction): 从物理版图中提取出连线的电阻（R）和电容（C）等寄生参数信息，生成包含这些寄生效应的带寄生参数的网表 (SPEF/SDF)。
      
      
  • 工具： 使用物理验证工具（如 Synopsys IC Validator, Cadence Pegasus, Mentor Calibre）。
  • 关键点： 物理验证阶段是后端设计的关键质量保证环节。任何DRC或LVS错误都必须修复（可能需要返回P&R阶段调整布局布线），然后重新验证。这同样是一个迭代过程，直到所有检查通过。
    
    
• 后仿验证 (Post-Layout Verification / Sign-off Verification):
  • 输入： 物理验证通过后生成的带寄生参数的网表（SPEF/SDF）。
  • 过程： 使用与功能验证类似的仿真工具，但这次使用包含实际物理版图寄生效应（RC延迟、串扰）的门级网表进行仿真。
  • 目的：
    • 时序验证 (Timing Sign-off): 在考虑实际物理布线延迟后，再次严格检查设计是否满足所有时序约束（Setup/Hold）。常用静态时序分析（STA）工具（如 Synopsys PrimeTime）进行精确检查。
    • 功能验证 (Functional Sign-off): 确保加入物理效应后，设计功能仍然正确。
    • 功耗分析 (Power Sign-off): 基于实际物理信息进行更精确的动态和静态功耗分析。
    • 信号完整性分析 (Signal Integrity Analysis): 检查串扰（Crosstalk）、电压降（IR Drop）、电迁移（Electromigration）等是否在可接受范围内。
      
      
  • 关键点： 这是流片前的最后一道设计验证关卡。如果后仿发现问题（通常是时序违规或由寄生效应引发的功能错误），需要返回到物理设计甚至逻辑设计阶段进行修改和优化，然后重新进行后续步骤。迭代直到所有签核（Sign-off）标准都满足。
    
    
  
  

三、 流片 (Tape-Out)

• 数据交付： 当所有前端和后端设计、验证步骤都圆满完成，并通过最终的签核检查后，将最终确认无误的物理版图数据（通常是 GDSII 格式文件）以及其他必要的制造文件（测试向量、封装信息等）交付给芯片代工厂 晶圆厂  (Foundry)。
• 制造过程： 代工厂利用这些数据制作光刻掩模版（Mask），并在晶圆（Wafer）上经过一系列复杂的光刻、刻蚀、掺杂、沉积等工艺步骤制造出物理芯片。
• 封装与测试： 制造好的晶圆被切割成单个芯片（Die），进行封装（Packaging），然后进行最终的测试（Testing）以确保芯片功能和性能符合要求。
  
  

总结关键特点：

• 阶段划分： 清晰分为前端（RTL设计、功能验证）和后端（逻辑综合、LEC、物理设计、物理验证、后仿签核）。
• 迭代性： 在每个验证环节（功能验证、LEC、物理验证、后仿）发现问题都需要回溯修改设计或流程，并重新验证，直到通过。这是芯片设计复杂性和确保正确性的必然要求。
• EDA工具依赖： 整个流程高度依赖专业的EDA工具链。
• 目标： 从行为描述（RTL）逐步转化为可制造的物理描述（GDSII）。
• 质量保证： LEC保证逻辑功能不变；DRC保证可制造性；LVS保证物理实现与逻辑设计一致；后仿保证物理实现后的功能和时序正确性。
• Tape-Out： 是设计流程的终点（设计完成交付制造），也是物理芯片诞生的起点。
  
  

这个流程是现代数字芯片设计（特别是ASIC）的标准流程，确保了复杂芯片能够在纳米级工艺下被正确、高效地设计并制造出来。

vb2***

我是这么认为的，公司待遇好，员工有家的感觉，自然而然就不会离职，不离职就不会频繁招人